驱动 ADC：采样瞬间不是无限高阻

ADC数据手册的静态输入阻抗可能很高，但逐次逼近ADC内部采样电容会在采样窗口瞬间从信号源取电荷。前端若输出阻抗过大，电压来不及建立，产生码相关误差。

采样建立

驱动网络的R与采样/外部C形成时间常数。N位精度要求在采样时间内误差小于约半LSB，位数越高，建立要求越严。平均采样率不等于实际获取窗口长度。

驱动运放稳定性

采样电容是动态容性负载。运放需有足够带宽、转换速率和稳定性；小串阻可隔离瞬态，储能电容提供电荷，但会形成滤波与稳定性新问题。

抗混叠

采样前模拟滤波限制超过奈奎斯特频率的能量。数字滤波无法区分已经折叠到带内的频率。滤波阶数、过渡带和采样率共同设计。

参考与地

ADC输出相对参考电压，参考噪声和动态压降直接变成码误差。参考去耦回路、模拟回流和数字开关回流应受控，不靠标签“模拟地”自动解决。

测试码型

用低失真正弦做FFT可测SNR、SINAD和ENOB，用直方图或斜坡查DNL/INL。信号源纯度必须优于被测系统。

ADC采样时钟抖动对高频输入造成额外SNR限制；前端幅度、频率和时钟质量要联合预算。

任务：为指定ADC设计RC与缓冲器，按建立、噪声、抗混叠和稳定性逐项验证。