1卡诺图：化简的地图
把 F=A·B+A·B′ 用卡诺图两格一圈的办法化简，说出结果。
第 1 页 · 正面（题目）
2异或与奇偶校验
给数据 1100 加偶校验位，并说明接收端怎么查错。
3超前进位：给加法提速
用「接力赛」和「提前算好」对比行波进位与超前进位。
4乘法器与ALU
解释为什么 ALU 里加法器是绝对主力。
5亚稳态与跨时钟域
说出处理按键这类异步输入信号的标准做法。
6状态编码的艺术
说说独热码为什么受 FPGA 设计欢迎。
7三态门与总线
解释三态门的高阻态和普通输出 0 的区别。
8Verilog：用文字画电路
写出 always @(posedge clk) 这行 Verilog 的白话意思。
9ADC与DAC：两个世界的桥
用「给波形拍照」解释采样，并说清采样率为什么要够高。
第 1 页 · 背面（答案）
参考答案（家长）：原数据有两个 1 已是偶数，校验位添 0；接收端重数 1 的个数，为奇数即报错。
参考答案（家长）：两格相邻合并，A 不变、B 变化，化简为 F=A。
参考答案（家长）：减法靠补码变加法，乘除靠移位累加累减，逻辑运算另有一排门，运算核心仍是加法器。
参考答案（家长）：行波像接力棒一棒等一棒；超前进位把每棒的交接条件提前算出来，几乎同时完成。
参考答案（家长）：每状态一个触发器，状态判断只需一根线，组合逻辑简单、毛刺少，而 FPGA 触发器资源充裕。
参考答案（家长）：串联两级触发器打两拍，让第一级有时间从亚稳态恢复，第二级输出才给后级电路用。
参考答案（家长）：每个时钟上升沿到来时，这块电路动作一次；对应硬件上由时钟驱动的一组触发器。
参考答案（家长）：输出 0 是主动把线拉到低电平；高阻态是彻底松手断开，不影响总线上其他设备。
参考答案（家长）：采样是定时测电压；照片太稀会漏掉波形起伏，奈奎斯特要求采样率至少为信号最高频率两倍。