静态时序分析：数据必须赶在时钟边沿前

同步电路不仅要逻辑正确，还要数据在规定时间窗内稳定。寄存器到寄存器路径由时钟到Q延迟、组合逻辑延迟、布线延迟、建立时间和时钟关系共同决定。功能仿真没有时间模型，不能证明硬件跑得动。

建立检查

数据从发射寄存器出发，必须在捕获边沿前满足建立时间。最大路径延迟决定最高频率；负裕量表示当前约束下路径太慢。可通过流水线、逻辑重构、布局或降低频率修复。

保持检查

捕获边沿后数据还需保持一段时间。最短路径过快、时钟偏斜或不确定度会造成保持违例。降低全局频率通常不能修保持，因为相关的是同一边沿附近。

时钟偏斜与抖动

发射和捕获时钟到达时间不同，会帮助一种检查同时伤害另一种。工具需知道时钟源、生成时钟、相位和不确定度，不能把所有时钟只写一个周期。

例外约束

多周期、假路径和异步时钟声明会让工具忽略或放宽检查。例外必须由架构证明；为清零报告随意加false path只是隐藏故障。

约束覆盖

检查未约束端点、组合环和未知时钟。全绿报告若有大量未分析路径，证据比红报告更危险。

报告还需保存工具版本与工作角。

练习：为两级流水线列建立与保持不等式，改变偏斜并解释裕量变化。